Science

Hardware for AI: Graphcore presents the first 3D wafer-on-wafer processor

« Nous produisons le premier 3D Wafer-on-Wafer processor au monde », is réjoui Nigel Toon, co-founder and PDG of Graphcore, lors d’un échange avec la presse amont du lancement officiel, ce 3 mars, de They are a new processor IPU – Intelligence Processing Unit. Dedicated to artificial intelligence (IA) and s’affichant 40% more puissant than the previous generation and 16% more energetic, this processor mise sur l’empilement de deux couches aux fonctions différentes: une en charge de la partie calcul et une seconde gérant l’alimentation électrique.

The collage of two couches is permitted thanks to the 3D Wafer-on-Wafer technology – or plate to plate – from TSMC, in development after a fortnight, and on the other companies collaborating after many years. Au lieu de faire du puce à plaque (dye-to-wafer), c’est-à-dire de coller des puces découpées d’une plaque sur une autre plaque de silicium avant de diviser le tout en puces individuelles, ce procédé permet de joindre les deux plaques entières avant de les découper.

Une méthode moins coûteuse

TSMC’s method allowed a gain of coût, car il n’y a plus kiss of pleasure chacune des puces individually, and allowed a launch of an industrial production. « IPU Bow is available from the maintenant, and at the same time as our previous processor ! », launches Nigel Toon. An optimization that is not evident from the first approach, du fait from the potentielle part of puces in cas de dommage sur l’une des couches – une puce fonctionnelle pouvant être empilé sur une puce non fonctionnelle, rendant l’ensemble inutilisable.

« The architecture of the IPU that allows us to develop a high performance with a large-scale matrix, because it contains named copies of identical components, and which allows us to faire the replacements for those manufacturing defects », detail Simon Knowles, co-fondateur et directeur technique de Graphcore, joint par courriel.

A strong density of interconnection

Le rendement n’est pas le seul avantage de cette technologie Wafer-on-Wafer : elle permet également d’allier deux des technologies les plus exploitées dans la conception de puce en trois dimensions, l’hybrid bonding et les Through Silicon Vias (TSV ), and also to obtain an interconnection plus data between the couches.

Grâce à l’hybrid bonding, a molecular collage that is produced sans adhésif between deux surfaces extrêmement planes, des liaisons sont formées between the faces arrière de chaque couche. « The plate d’alimentation goes ensuite être amincie par meulage arrière, explains Simon Knowles. Des perforations and sont ensuite faites, façon à créer a contact, a via, between the couches and the metal bills that relate to the couche d’alimentation au substrat. »

Well that the company has not dedicated itself to the pitch of its technology, this is the distance that separates the lines from interconnections, this is the density of contact that allows us to increase energy efficiency. « Dans de futures génération d’IPU, nous exploiterons également cette densité d’interconnection verticale pour obtain une très grande bande passante entre plusieurs puces logiques », souhaite Simon Knowles.

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